기본 정보
| 부스 | Q6134 |
| 국가 | JP |
| 웹사이트 | www.t-microtec.com |
회사 소개
Tohoku-MicroTec Co., Ltd는 2010년 4월 2일 설립되었고 자본금은 9,300,000엔이며 본사는 일본 미야기현 센다이에 있습니다. 회사는 3D-IC 제조 전문 파운드리로 TSV, 재배선, UBM 및 범핑 기술을 고객의 IC 칩과 최대 12인치 IC 웨이퍼에 적용해 3D-IC를 제공합니다. 같은 기술을 이용해 Si 인터포저, 이종 적층 소자, 칩렛 및 기타 소자의 프로토타이핑도 제공합니다. 사업에는 3D Stacking LSI 프로토타입 제조 서비스, 신경과학용 bio-electronic devices 개발, 3D Stacking LSI 공정 개발 컨설팅이 포함되며 Koyanagi Lab, New Industry Creation Hatchery Center 및 Tohoku University가 파트너로 기재되어 있습니다. 회사는 적층형 3차원 LSI 집적 기술의 연구부터 제조까지 수행하며 에칭, 도금, 절연막 형성에 의한 다양한 크기의 TSV 형성, 20 μm에서 2 μm 미만까지의 범프 형성, 칩에서 12인치 웨이퍼까지의 접합 같은 요소 기술을 사용합니다. 미세 피치 Au 마이크로 범프는 200 °C 미만에서 silicon LSI, 화합물 반도체 및 microelectromechanical-system 소자를 결정 손상 없이 이종 집적하기 위한 범용 접합에 초점을 둡니다. TSV, μ-bumps, RDL 등을 결합해 base IC 칩을 열화시키지 않는 3D-IC 레이아웃과 집적 공정을 설계하고 self-assembly 기반 고정밀 초고속 CtW stacking과 회사가 세계 최소 피치라고 설명하는 Au bump bonding 기술을 개발합니다. 공공 지원 기록에는 “brain probe”가 FY2010 Strategic Core Technology Advancement Program selection, 기간 H22/8-H25/3, “three-dimensional LSI”가 FY2011 Strategic Core Technology Advancement Program (second call) selection, 기간 H23/12-H26/3, “flexible interposer”가 FY2012 Regional Innovation Creation Demonstration Research subsidy program selection, 기간 H24/9-H26/3, “practical-application development of sensor-fused three-dimensional LSI”가 FY2013 NEDO Innovation Commercialization Venture Support Program, 기간 H26/6-H27/2로 기재되어 있습니다. 같은 기록에는 FY2014 supplementary-budget Manufacturing, Commerce and Service Innovation Subsidy, 기간 H27/7-H28/3, “micro-bump”가 FY2015 Strategic Core Technology Advancement Program (second call) selection, 기간 H27/10-H30/3, FY2015 supplementary-budget Manufacturing, Commerce and Service New Development Support Subsidy, 기간 H28/7-H28/12, “micro LED display”가 FY2017 Strategic Core Technology Advancement Program selection, 기간 H29/10-H32/3, FY2016 supplementary-budget Manufacturing, Commerce and Service New Development Support Subsidy, 기간 H29/5-H29/12, FY2017 supplementary-budget Manufacturing, Commerce and Service New Development Support Subsidy, 기간 H30/5-H30/12도 기재되어 있습니다. 또한 “low-cost / high-throughput TSV formation technology”가 FY2018 JST A-STEP (Adaptable and Seamless Technology Transfer Program through Target-driven R&D) Seeds Development type, 기간 H30/10-H33/3, “development toward the practical application of AI-chip ideas”가 FY2018 NEDO Innovation Promotion Program for Accelerating AI Chip Development로 기재되어 있습니다.
전시 제품
Fine-pitch Micro-TSV 공정은 MOS device 형성 후 TSV를 만들 때 tungsten을 적합한 도체로 사용하고 FEOL 완료 후 TSV를 만들 때는 tungsten, copper 등의 재료를 사용할 수 있으며 고 aspect ratio TSV의 sidewall insulator, contact 및 barrier metal을 저온에서 형성하는 데 중점을 둡니다. fine-pitch μ-TSV는 O3-TEOS CVD로 절연층을 만들고 conformal silicon-dioxide layer는 실리콘 표면 반응을 통해 비교적 낮은 온도인 -350℃에서 형성됩니다. stacked-TEG 예에서는 adhesive와 5 μm-pitch μ-bumps로 상하 칩을 접합해 10^4 daisy-chain pattern을 집적하며 bump 크기는 2 μm×2 μm, adhesive는 0.5 μm 칩 간격을 완전히 채우고 bump resistance는 0.2 Ω 미만이며 -65 ℃/150 ℃ 온도 사이클 시험에서 500 cycles까지 열화가 없었습니다. 3D-Stacking LSI 프로토타입 서비스로 제조한 다른 prototype은 3 μm×3 μm, 13 μm pitch의 μ-bumps를 사용합니다. Prototype-friendly 3D-IC foundry service는 전 세계 기업 연구 부문, 대학 및 연구실 등에 제공되며 TSV, RDL, bump, thinning 및 bonding의 전부 또는 일부를 full process 또는 partial process로 수행하고 초기 연구 프로젝트의 단일 wafer 또는 단일 die 가공도 지원합니다. 지원하는 stacking 방식은 Wafer to Wafer (WtW), Chip to Wafer (CtW), Chip to Chip (CtC)이며 wafer 크기는 12인치, 8인치, 6인치, 2인치입니다. TSV 옵션에는 주 방식인 VIA-Last와 VIA-First, VIA-Middle, Cu 및 Poly-Si 도체, 최대 1:10 aspect ratio, optical TSV가 포함되고 bump는 각종 solder, Cu pillar with cap, Au, Au/In을 지원하며 bonding은 melt와 solid diffusion, RDL은 CMP 없이 1~2층 또는 CMP 사용 시 최대 4층을 지원합니다. 특화 foundry 서비스에는 self-assembly 기반 multi-chip bonding과 Au cone 또는 cylinder bump를 사용하고 크기 2.5 um 초과, pitch 5 um 초과인 ultra micro-bump가 포함됩니다. Si interposer는 1 wafer 주문부터 제작할 수 있고 8인치 또는 12인치 wafer를 지원하며 interposer 크기는 약 36 x 26 mm이고 더 큰 크기는 stitching을 사용할 수 있으며 50x50 mm 실적이 있습니다. Si interposer의 Cu TSV 사양은 깊이 50~200 um, 직경 5~20 um, pitch 10~40 um이고 TSV-Last가 주 방식이며 TSV-First는 TBD, RDL은 Cu damascene과 Cu electroplating을 결합하고 bump 옵션은 solder, Cu pillar with cap, Au, Au-In을 포함합니다. Partial-process service는 200/300 mm wafer용 3D-IC, Si-Interposer 및 MEMS line을 사용하며 IR alignment가 있는 i-line stepper lithography, Si/SiO2 deep etch, TSV liner용 CVD, sputtering, electroplating, metal etch, temporary bonding 및 temporary debonding을 갖춥니다. 제공되는 partial processes에는 wafer thinning, TSV making, Si/SiO2 deep trench, bump formulation, Cu damascene 사용 RDL 및 bonding이 포함됩니다.
역량 및 제품
- 3D-IC 파운드리 서비스
- TSV/RDL/UBM/Bumping 공정
- Si 인터포저 시제품 제작
- 이종 적층 소자 시제품 제작
- chiplet 시제품 제작
- 미세 피치 Au 마이크로범프 접합
- 자기조립 CtW 고속 적층
- Wafer-to-Wafer 3D 적층
- Chip-to-Chip 3D 적층
- TSV 제작 서비스
- RDL 재배선 서비스
- 웨이퍼 박화 서비스
- Si/SiO2 딥 트렌치 가공
- 웨이퍼 접합 서비스