基本資料
| 攤位 | Q6134 |
| 國別 | JP |
| 網站 | www.t-microtec.com |
公司簡介
Tohoku-MicroTec Co., Ltd 於 2010 年 4 月 2 日成立，資本金為 9,300,000 日圓，總部位於日本宮城縣仙台市。公司是專注於 3D-IC 製造的 foundry，將 TSV、重佈線、UBM 與 bumping 技術應用於客戶的 IC 晶片及最大 12 吋的 IC 晶圓，以提供 3D-IC。公司也使用相同技術提供 Si interposer、異質堆疊元件、chiplet 與其他元件的試作服務。業務包括 3D Stacking LSI 試作製造服務、神經科學用 bio-electronic devices 開發，以及 3D Stacking LSI 製程開發顧問服務，並列出 Koyanagi Lab、New Industry Creation Hatchery Center 與 Tohoku University 為合作夥伴。公司從事積層型三次元 LSI 集積技術的研究到製造，所需要素技術包括以蝕刻、電鍍與絕緣膜形成進行各種尺寸 TSV 製作、從 20 μm 到 2 μm 以下的 bump 形成，以及從晶片到 12 吋 wafer 的接合。其 fine-pitch Au micro-bump 技術著重於在低於 200 °C 下，對 silicon LSI、化合物半導體與 microelectromechanical-system 元件進行不造成晶體損傷的異質整合接合。公司結合 TSV、μ-bumps 與 RDL 等技術設計不使 base IC 晶片劣化的 3D-IC 佈局與整合製程，並開發以 self-assembly 為基礎的高精度、超高速 CtW stacking，以及公司所稱的全球最小間距 Au bump bonding 技術。公部門支援紀錄列出「腦探針」，獲選於 2010（平成 22）年度戰略性基盤技術高度化支援事業，期間 2010 年 8 月至 2013 年 3 月；「三維 LSI」，獲選於 2011（平成 23）年度戰略性基盤技術高度化支援事業（第二次徵件），期間 2011 年 12 月至 2014 年 3 月；「可撓性中介層」，獲選於 2012（平成 24）年度地域創新創出實證研究補助事業，期間 2012 年 9 月至 2014 年 3 月；以及「感測器融合型三維 LSI 的實用化開發」，列於 2013（平成 25）年度 NEDO 創新實用化新創企業支援事業，期間 2014 年 6 月至 2015 年 2 月。同一紀錄也列出 2014（平成 26）年度追加預算製造・商業・服務革新補助金，期間 2015 年 7 月至 2016 年 3 月；「微凸塊」，獲選於 2015（平成 27）年度戰略性基盤技術高度化支援事業（第二次徵件），期間 2015 年 10 月至 2018 年 3 月；2015（平成 27）年度追加預算製造・商業・服務新展開支援補助金，期間 2016 年 7 月至 2016 年 12 月；「Micro LED 顯示器」，獲選於 2017（平成 29）年度戰略性基盤技術高度化支援事業，期間 2017 年 10 月至 2020 年 3 月；2016（平成 28）年度追加預算製造・商業・服務新展開支援補助金，期間 2017 年 5 月至 2017 年 12 月；以及 2017（平成 29）年度追加預算製造・商業・服務新展開支援補助金，期間 2018 年 5 月至 2018 年 12 月。紀錄另列出「低成本／高產出 TSV 形成技術」，列於 2018（平成 30）年度 A-STEP 種子培育型，期間 2018 年 10 月至 2021 年 3 月；以及「面向 AI 晶片構想實用化的開發」，列於 2018（平成 30）年度 AI 晶片開發加速創新推進事業（NEDO）。
展出產品
Fine-pitch Micro-TSV 製程在 MOS device 形成後製作 TSV 時以 tungsten 為適用導體，在 FEOL 完成後製作 TSV 時則可使用 tungsten、copper 等材料；製程重點是在低溫下形成高 aspect ratio TSV 的 sidewall insulator、contact 與 barrier metal。其 fine-pitch μ-TSV 採用 O3-TEOS CVD 形成絕緣層，conformal silicon-dioxide layer 透過矽表面反應在相對低溫的 -350℃ 形成。一個 stacked-TEG 範例以 adhesive 與 5 μm-pitch μ-bumps 接合上下晶片，整合 10^4 daisy-chain pattern；bump 尺寸為 2 μm×2 μm，adhesive 完全填滿兩晶片間 0.5 μm 間隙，bump resistance 低於 0.2 Ω，並在 -65 ℃/150 ℃ 的溫度循環測試中達 500 cycles 無劣化。另一個由 3D-Stacking LSI 試作服務製造的 prototype 採用 3 μm×3 μm、13 μm pitch 的 μ-bumps。Prototype-friendly 3D-IC foundry service 面向全球企業研究部門、大學與研究實驗室，可提供 TSV、RDL、bump、thinning 與 bonding 的全部或部分製程，也可提供 full process、partial process，以及初期研究案的單一 wafer 或單一 die 加工。支援的 stacking 方法包括 Wafer to Wafer (WtW)、Chip to Wafer (CtW) 與 Chip to Chip (CtC)，wafer 尺寸包括 12 吋、8 吋、6 吋與 2 吋。TSV 選項包括以 VIA-Last 為主，以及 VIA-First、VIA-Middle、Cu 與 Poly-Si 導體、最高 1:10 aspect ratio 與 optical TSV；bump 選項包括各式 solder、Cu pillar with cap、Au、Au/In，bonding 包括 melt 與 solid diffusion，RDL 則支援不使用 CMP 的 1 至 2 層或使用 CMP 的最多 4 層。特色 foundry 服務包括以 self-assembly 進行 multi-chip bonding，以及使用 Au cone 或 cylinder bump、尺寸大於 2.5 um、pitch 大於 5 um 的 ultra micro-bump。Si interposer 可從單一 wafer 訂單起製作，支援 8 吋或 12 吋 wafer，interposer 尺寸約 36 x 26 mm，較大尺寸可使用 stitching，已有 50x50 mm 的實績。Si interposer 的 Cu TSV 規格為深度 50 至 200 um、直徑 5 至 20 um、pitch 10 至 40 um；TSV-Last 為主要方法，TSV-First 標示為 TBD，RDL 結合 Cu damascene 與 Cu electroplating，bump 選項包括 solder、Cu pillar with cap、Au 與 Au-In。Partial-process service 使用 200/300 mm wafer 的 3D-IC、Si-Interposer 與 MEMS line，設備製程包括採用 IR alignment 的 i-line stepper lithography、Si/SiO2 deep etch、TSV liner 用 CVD、sputtering、electroplating、metal etch、temporary bonding 與 temporary debonding。可提供的 partial processes 包括 wafer thinning、TSV making、Si/SiO2 deep trench、bump formulation、可用 Cu damascene 的 RDL 與 bonding。
能力與產品項目
- 3D-IC晶圓代工
- TSV/RDL/UBM/Bumping製程
- Si interposer原型製作
- 異質堆疊元件原型製作
- chiplet原型製作
- 細間距Au微凸塊接合
- 自組裝CtW高速堆疊
- Wafer-to-Wafer 3D堆疊
- Chip-to-Chip 3D堆疊
- TSV製作服務
- RDL重佈線服務
- 晶圓薄化服務
- Si/SiO2深溝槽加工
- 晶圓接合服務