基本情報
| ブース | Q6134 |
| 国 | JP |
| ウェブサイト | www.t-microtec.com |
会社概要
東北マイクロテック株式会社は2010年4月2日に設立され、資本金は9,300,000円で、本社は宮城県仙台市にあります。3D-IC製造を専門とするファウンドリで、TSV、再配線、UBM、バンピング技術を顧客のICチップおよび最大12インチのICウェハに適用して3D-ICを提供します。同じ技術を用いてSiインターポーザ、異種積層デバイス、チップレット、その他デバイスの試作も提供します。事業には3D Stacking LSI試作製造サービス、神経科学向けbio-electronic devicesの開発、3D Stacking LSIプロセス開発コンサルティングが含まれ、Koyanagi Lab、New Industry Creation Hatchery Center、Tohoku Universityがパートナーとして記載されています。東北マイクロテック株式会社は積層型三次元LSIの集積化技術について研究から製造まで行い、エッチング・めっき・絶縁膜形成による各種サイズのTSV形成、20 μmから2 μm以下のバンプ形成、チップから12インチウェハまでの接合などの要素技術を用います。微細ピッチAuマイクロバンプでは、200 °C未満でsilicon LSI、化合物半導体、microelectromechanical-systemデバイスを結晶損傷なしに異種集積するための汎用接合に取り組んでいます。TSV、μ-bumps、RDLなどを組み合わせ、ベースICチップを劣化させない3D-ICレイアウトと集積プロセスを設計し、self-assemblyを用いた高精度・超高速CtW stackingと、同社が世界最小ピッチとするAu bump bonding技術を開発しています。公的支援記録には「脳プローブ」が平成22年度戦略的基盤技術高度化支援事業採択、期間 H22/8-H25/3、「三次元LSI」が平成23年度戦略的基盤技術高度化支援事業(二次募集）採択、期間 H23/12-H26/3、「フレキシブルインターポーザ」が平成24年度地域イノベーション創出実証研究補助事業採択、期間 H24/9-H26/3、「センサ融合型三次元LSIの実用化開発」が平成25年度NEDOイノベーション実用化ベンチャー支援事業、期間 H26/6-H27/2 と記載されています。同じ記録には平成26年度補正ものづくり・商業・サービス革新補助金、期間 H27/7-H28/3、「マイクロバンプ」が平成27年度戦略的基盤技術高度化支援事業(二次募集）採択、期間 H27/10-H30/3、平成27年度補正ものづくり・商業・サービス新展開支援補助金、期間 H28/7-H28/12、「マイクロLEDディスプレイ」が平成29年度戦略的基盤技術高度化支援事業採択、期間 H29/10-H32/3、平成28年度補正ものづくり・商業・サービス新展開支援補助金、期間 H29/5-H29/12、平成29年度補正ものづくり・商業・サービス新展開支援補助金、期間 H30/5-H30/12 も記載されています。さらに「低価格/高スループットTSV形成技術」が平成30年度 A-STEP シーズ育成タイプ、期間 H30/10-H33/3、「AIチップに関するアイディア実用化に向けた開発」が平成30年度AIチップ開発加速のためのイノベーション推進事業(NEDO)として記載されています。
展示製品
Fine-pitch Micro-TSVプロセスでは、MOS device形成後にTSVを形成する場合はtungstenが適した導体で、FEOL完了後にTSVを形成する場合はtungsten、copperなどを使用でき、高aspect ratio TSVのsidewall insulator、contact、barrier metalを低温で形成することを重視します。fine-pitch μ-TSVではO3-TEOS CVDで絶縁層を形成し、conformal silicon-dioxide layerはシリコン表面での反応により比較的低温の-350℃で形成されます。stacked-TEGの例ではadhesiveと5 μm-pitch μ-bumpsで上下チップを接合し10^4 daisy-chain patternを集積しており、bumpサイズは2 μm×2 μm、adhesiveは0.5 μmのチップ間隙を完全に充填し、bump resistanceは0.2 Ω未満で、-65 ℃/150 ℃の温度サイクル試験では500 cyclesまで劣化がありませんでした。3D-Stacking LSI試作サービスで製造した別のprototypeでは、3 μm×3 μm、13 μm pitchのμ-bumpsを使用しています。Prototype-friendly 3D-IC foundry serviceは世界の企業研究部門、大学、研究所などに提供され、TSV、RDL、bump、thinning、bondingの全部または一部をfull processまたはpartial processとして実施でき、初期研究向けに単一waferまたは単一dieの加工にも対応します。対応するstacking方式はWafer to Wafer (WtW)、Chip to Wafer (CtW)、Chip to Chip (CtC)で、waferサイズは12インチ、8インチ、6インチ、2インチです。TSVはVIA-Lastを主方式としてVIA-First、VIA-Middle、Cu・Poly-Si導体、最大1:10のaspect ratio、optical TSVに対応し、bumpは各種solder、Cu pillar with cap、Au、Au/In、bondingはmeltとsolid diffusion、RDLはCMPなしで1から2層、CMPありで最大4層に対応します。独自foundryサービスにはself-assemblyによるmulti-chip bondingと、Au coneまたはcylinder bumpを用い、サイズが2.5 um超、pitchが5 um超のultra micro-bumpが含まれます。Si interposerは1 waferの注文から製作でき、8インチまたは12インチwaferに対応し、interposerサイズは約36 x 26 mmで、より大きなサイズにはstitchingを利用でき、50x50 mmの実績があります。Si interposerのCu TSV仕様は深さ50から200 um、直径5から20 um、pitch 10から40 umで、TSV-Lastが主方式、TSV-FirstはTBD、RDLはCu damasceneとCu electroplatingの組み合わせ、bumpはsolder、Cu pillar with cap、Au、Au-Inに対応します。Partial-process serviceは200/300 mm waferの3D-IC、Si-Interposer、MEMS lineを使用し、IR alignment付きi-line stepper lithography、Si/SiO2 deep etch、TSV liner用CVD、sputtering、electroplating、metal etch、temporary bonding、temporary debondingを備えます。提供可能なpartial processesにはwafer thinning、TSV making、Si/SiO2 deep trench、bump formulation、Cu damascene対応RDL、bondingが含まれます。
対応領域・製品
- 3D-ICファウンドリサービス
- TSV/RDL/UBM/バンピング加工
- Siインターポーザ試作
- 異種積層デバイス試作
- chiplet試作
- 微細ピッチAuマイクロバンプ接合
- 自己組織化CtW高速積層
- Wafer-to-Wafer 3D積層
- Chip-to-Chip 3D積層
- TSV形成サービス
- RDL再配線サービス
- ウェハ薄化サービス
- Si/SiO2深溝加工
- ウェハ接合サービス