亞智科技股份有限公司

SEMICON Taiwan 2026 參展廠商 · 攤位 M1248

攤位 M1248國別 TW13 個產品主題
展會資訊

基本資料

攤位M1248
國別TW
網站www.manz.com.tw/en
展商資料

公司簡介

亞智科技股份有限公司以濕式化學、電鍍、噴墨列印、自動化與軟體整合為核心技術,提供半導體設備與解決方案,專業範圍延伸至先進封裝與 IC 載板加工。其先進封裝範圍包括 High-Density PLP 與 FOPLP,IC 載板加工則涵蓋玻璃與有機核心,可支援客戶從研發一路進入大量生產。公司亦提供系統解決方案、委託製造與銷售代理,並將這些服務定位於協助縮短上市時間、提升良率並維持半導體產業競爭力。亞智科技股份有限公司表示,其半導體封裝生產系統奠基於顯示器、IC 載板與 PCB 產業超過 40 年的自動化及濕式化學經驗,並透過持續技術開發延伸出數位列印方案。設備範圍從實驗室、試量產與小量生產所需的客製單機,延伸到標準模組、完整系統與高產量製造的 turnkey solutions,並以資源效率、提高 throughput 與縮短 time-to-market 為訴求。亞智科技股份有限公司將自身定位為開發夥伴,從早期開發與設計階段一路與客戶合作到售後服務,將技術開發與設備生命週期支援結合。除半導體設備外,其市場與服務組合還包括 FOPLP、IC substrate and Glass Core、Digital Printing 與 Contract Manufacturing;委託製造能力涵蓋 Mechanical & Systems Engineering、Assembly & Clean Room Assembly 以及 Parts Manufacturing。公司表示自身已從 wet-chemical specialist 發展為 integrated production systems 的全球製造商,並以在地據點維持貼近客戶的支援。

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展出產品

亞智科技股份有限公司針對 panel-level packaging 提供從實驗室規模、試量產到全面量產的設備方案,並將 panel-level packaging 描述為把圓形晶圓上的 wafer-level techniques 延伸到方形面板,以提高面積利用率與 throughput。其 panel-level 方法採用 high-density RDL metallization 與 interconnect design,在不同基板與材料之間形成可靠連接,目標是改善 scalability、flexibility 與 manufacturing efficiency。因應 AI 與 HPC 晶片測試需求,亞智科技股份有限公司供應 MLO probe-card substrates 用濕式製程設備,涵蓋 surface treatment、development、etching、stripping 與 plating,用於探針卡基板製造並回應半導體測試可靠度需求。公司也拓展下一代先進封裝用 glass substrate 設備方案,利用玻璃的 flatness 與 thermal stability 支援更高密度互連與晶片效能。其 inkjet-printing engineering 涵蓋 functional 與 direct printing,包括 direct-to-product、direct-to-object、direct-to-shape,可直接列印與加工產品、零組件及表面,作為數位列印產業化的一部分。產品組合包括 Cleaning、Developing、Etching、Stripping 設備,主要應用於 semiconductor panel-level packaging、先進 IC 載板,包括 glass substrates 與 probe-card MLO,以及 display 生產。針對 photoresist 相關濕式製程,亞智科技股份有限公司表示具備 40 年多種材料處理經驗,能力包括高效率 particle removal、精準 photoresist patterning、selective material removal、高精度 pattern transfer 與徹底去除 residual photoresist。高度整合的 continuous processing 被描述為可提升生產效率與良率,設備應用橫跨 Semiconductor FOPLP、IC Substrate Core、IC Substrate TGV、Probe Card MLO 與 Display。能力表列出 Semiconductor FOPLP 使用 EMC,L/S 為 2/2 µm、基板最大 700 x 700 mm;IC Substrate Core 使用 BT,L/S 10/8 µm、基板 510 x 515 mm;IC Substrate TGV 使用 Glass,L/S 2/2 µm、基板 510 x 515 mm;Probe Card MLO 使用 BT,L/S 30/30 µm、基板 355 x 400 mm;Display 使用 Glass,L/S 2/2 µm、基板最大 2940 x 3370 mm (G10.5)。濕式製程設備特徵包括以高精度 gear configuration 降低傳送振動、blow-drying 後設置 drying section 以防 conductive layer 氧化、高均勻度 spray-plate configuration 以達成小線寬與線距,以及水平與垂直 automated loading and unloading。Omni X Series 將 ECD electrochemical deposition 與 wet-chemical process equipment 整合;Omni 310、Omni 510、Omni 700 支援 FOPLP、IC substrates 與 glass-core applications,panel size 從 310 mm 到 700 mm,涵蓋 R&D 到 mass production。Desmear (DSM) 與 Plating Through Hole (PTH) 方面,亞智科技股份有限公司提供為 high-aspect-ratio AI-server PCB 生產打造的 continuous horizontal DSM&PTH,以及專為 probe-card MLO 製造設計的 gantry-type DSM&PTH。ECD equipment 被列為 Panel Level Packaging、Through Glass Vias (TGV) 與 Probe card MLO 實現 RDL process 的關鍵技術。在 semiconductor IC packaging 的 inkjet printing 中,公司表示其 printing systems 可提高生產彈性並改善生產系統的環境友善程度。自動化方面,亞智科技股份有限公司表示全球已安裝數千套 robotic systems,應用於 display、PCB 與 semiconductor panel-level-packaging 產業,並以 handling 與 robotics 專業追求更高精度、更快 throughput 與 manufacturing efficiency。委託製造則運用歐洲與亞洲的 production plants,涵蓋 plant manufacturing、parts production 與 assembly work,服務多種產業客戶。在 FOPLP 中,RDL 作為 die 與 substrate 之間的 interconnect,可重新分配 die I/O、縮短 signal paths、建立緊密 electrical connections,以支援 RFIC、AI、5G components 與 HPC 應用的高速、高頻訊號表現。亞智科技股份有限公司將 RDL-based thin-film interconnects 與 advanced 2.5D/3D architectures 描述為可超越傳統 PCB/substrate process,支援更高 functional density 與 heterogeneous integration。Chip-First process 先把 chip 貼到 carrier 再形成 RDL,適合 PMIC 與 RF IC 等較小、較簡單元件;Chip-Last process 則在 RDL structure 完成後再貼 chip,適合 AI chips 與 HPC processors 等更高密度、大型晶片應用。針對 PMIC、RFIC 與類似元件的 coreless panel-level packaging,使用 RDL 以 10 µm - 30 µm 高密度互連直接連接 dies,可縮短信號路徑、降低 energy loss,同時降低 thermal resistance 並改善 heat dissipation。針對高密度 AI 與 HPC 封裝,公司表示 panel-level packaging 可提供 <10 µm line/space interconnects,以提高 routing density、增加 substrate design 彈性並提升 production throughput。700 × 700 mm panel 被描述為可容納約為 12-inch wafer 八倍的 package 數量,提升 throughput 與 area utilization、降低 manufacturing cost,並支援 multi-die integration 與 heterogeneous chip sizes。整體而言,亞智科技股份有限公司的 panel-level solutions 同時支援與 RFIC 應用相關的 chip-first flow 及與 AI-chip 應用相關的 chip-last flow,並追求更薄 package profile、較佳 thermal performance 與較低 manufacturing costs。

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